用VHDL设计实现的有线顶盒信源发生方案

    系统启动后，主机向I/O口发出地址信号。AEN为低电平时，系统进行地址译码。译码成功后，产生一使能信号ENABLE打开数据暂存单元。数据到来后，数据暂存单元将总线上的16位并行数据锁存在暂存器中，同时产生一允许信号PERMIT，允许进行数据格式转换。接下来系统根据当前所处的状态进行选择输出，完成格式的转换，并产生相应的输出数据使能信号DEN和输出数据时钟信号DCLK。整个过程结束后，将各信号复位，开始新的转换周期。因此，整个系统应包括五个逻辑部分：地址译码、数据暂存、状态控制、复位控制、转换输出。

    3.1系统的整体框图

    系统的整体框图如图2所示。

图2

  3.2系统的工作时序

    转换过程的时序如图3所示。 

图3